信号路径设计讲座(六)高画质世界的频率挑战(I)：基础观念

数据转换器（ADC／DAC）为电子系统进行创新的领域。以前，系统设计师失败在于只见研究论文或者因经济因素而不可行，现在，系统设计师已经可以利来结构式方法创新设计。使用高效能数据转换器的系统设计上Zui重大的挑战是实现频率产生区块，一个用来取样输入讯号的设计常常会因为频率限制，造成设计师必需依赖非常昂贵的频率产生器来使系统达到可接受的效能等级。

本文分为两部分：第一部分针对负责实行高效能数据转换的系统设计师，提供一些基本工具，强调频率特性对数据转换器效能的重要性，并讨论一些频率效能的基本观念。接着，详细分析时序装置。Zui后，针对特定应用提出修改时序装置效能的方法。第二部分将以第一部分为基础来讨论设计师必须在系统阶层的关键取舍。

信号的取样 – 时域观点 

图一中，（b）显示非对称梯形脉波的输入波形（Vin）。如果使用完美的数据转换器与无噪声频率来量化Vin，则图一（a）显示输入波形的图形。图一（b）中黑色的点代表所需的取样点。图一（a）上半的曲线显示这些点的平移，而这些点形成波形无失真的副本。假设取样频率有噪声（抖动）成分，图一（b）中阴影区表示取样频率边缘可能发生的时间范围。红色的点代表偏离的取样位置，这些点落在可能的频率边缘的范围内，但并不在阴影区的的中央。图1（c）显示偏离的取样位置，而记录在Y-轴上的各个数值为（偏离的）取样点Vin的振幅。由于数据撷取系统不知道任何对于频率噪声或任何补偿方式，在 X-轴上各个相对应的数值为在正确时间上的「完美的」 取样点。

图一 失真与频率抖动

偏离的取样值主要是因为取样频率的抖动。图一（c）红色的曲线显示其结果，也就是原始输入波形的失真版本。观察这些图形后可得到三个

1.ADC是完美的，含有噪声的取样频率会引入噪声与不需要的失真。以ADC取样讯号的流程与RF领域中混频的流程很类似。将讯号与含有噪声的频率混合会得到对所需的讯号在频域「扩展」及转换效应（参见图二）。

2.输入讯号Vin的频率决定对频率噪声的灵敏度。很显然的，如果讯号本身不随时间而改变，在任何位置对讯号进行取样，并不会有差别（梯形的上方）。如果取样频率含有噪声，当输入频率愈大时，由完美的数据转换器所产生的误差也愈大。

3.基本上，ADC有两个维度的分辨率：量化切细的程度（由ADC的特性所决定），以及数据转换系统可以恒定地对讯号在的区间进行取样的能力（由取样频率产生系统特性与ADC本质的限制所决定）。

图 二 取样与混频 频率效能与数据转换器参数

取样频率对ADC／DAC效能的重要性是不言而喻的；了解以上三项如何对应到数据转换器效能参数将很有帮助。图 3显示一小段输入波形，其中所需的取样点为ADC 输入端从追踪到保留的切换点。实际可能发生的取样点举例的范围是由标有 tj的区域所限定的。在可能的取样区间内可观察的输入讯号位准的范围标为VRMS。

图 三 数据转换器取样流程 假设输入正弦波，Vin 为

（公式1）

对时间进行微分，可得到讯号斜率

（公式2）

取RMS 值，可得

（公式3）

由于抖动造成的RMS误差电压为

（公式4）

讯杂比（SNR）定义为，

（公式5）

由于抖动造成的SNR 成分为：

（公式6）

公式 6中的抖动值tj（总抖动）包含两个主要的成分：ADC本身的本质抖动与取样频率的抖动。这些参数为随机的，是彼此独立，总抖动 tj的计算是取ADC 本质抖动与取样频率抖动的「方和根」。公式 6 可用来绘制各种特定抖动值的图形。可以传递低于 1 ps RMS（1kHz – 30 MHz）抖动效能的频率是非常难实现，但仍是可取得的。 

图 四 数据转换器 SNR SNR 与系统效能

第二部分将讨论许多系统效能方面的细节。Shannon的公式是一种解释为何SNR 是系统效能化的重要参数：

（公式7）

其中：

C 是频道容量，单位为 bps B 是总系统频宽，单位为 Hz

多媒体内容需要大量的频道容量C。设计师可透过选择传输媒体或开启更大的接收器频宽来控制系统频宽。有时无可避免，但开启更大的接收器频宽可能对 SNR有负面影响，传输媒体的频宽可能无法由设计师进行可调式的控制，特别是无线系统。在无线系统中，法令依照频谱的分配来管制频道的频宽。显然在此情况下，设计师要着重于对SNR化。 

抖动与相位噪声 

明白到抖动对ADC效能的影响，现在将焦点转到研究抖动上。数据通讯或高效能数据转换领域的工程师倾向以抖动来制定频率需求，而的时序与频率领域的工程师则是以相位噪声参数来制定频率效能。了解形成抖动的成分的本质，对于估算相位噪声与抖动很有帮助。

参见图五，抖动包含两个主要的成分：有界的（或定量性）抖动与无界的（或随机）抖动。定量性抖动具有可预测且可重复的特性，它可以相对少量的以观测值进行的量化，定量性抖动可以表示为峰值到峰值的数值。另一方面，随机抖动是随机的过程累积的结果，造成量测或定量较不明确。随机抖动表示为RMS 数值，一般会再附上量测频宽作为定性标示。

图 五 抖动家族数状图

相位噪声为噪声源直接的量测值，是构成总抖动的随机噪声成分。相位噪声可使用频谱分析仪来量测，频谱分析仪可量测载波（基础）频率在 1Hz 频宽内不同的偏移之下的功率位准，相位噪声效能是以离散的数值搭配相对应的频率偏移标示的，其表示的单位为 dBc／Hz，或常以单侧频带图来表示。

大部分现今的频谱分析仪会计算RMS抖动值。了解如何进行量测将可帮助了解相位噪声如何影响系统效能。如果频谱分析仪设定为量测相位噪声，会显示出单侧频带图。将相位噪声转换为RMS抖动的第一步是将表示在相位噪声图中介于两个特定频率偏移值之下的功率面积积分（这是伴随抖动数值的量测频宽，其表示单位为timeRMS，见图六）。此计算值称为RMS相位误差。由于频谱分析仪会显示单侧频带图，其面积读值要乘两倍。

图 六 RMS 相位误差量测图

一旦决定RMS相位误差，剩下的转换程序就很简单。函数 L(f) 通常定义单侧频带相位噪声。如果将RMS相位误差定义为rms，则：

（公式8）

（公式9）

当RMS抖动以有意义的方式定义，f1 与f2 的数值也必须与RMS抖动数值一起列出来。

时序装置的详细分析 

图八表示时序装置主要的功能性方块图。时序装置可以产生参考频率输入的多重、整数数量副本。如果参考频率分配到多重的适配卡，且因为透过电缆线或骨干的传输过程中而包含额外的噪声，则时序装置可以设定为从噪声含量多的参考频率输入中移除相位噪声（也移除抖动），产生「干净的」频率输入的多重、整数数量的副本。时序装置包含锁相回路(phase lockedloop)、回路滤波器、电压控制振荡器、分配区段(distribution section)、偏移控制(skewcontrols)、与输出缓冲器。

图 七 时序装置功能性方块图

时序装置化 

要找出时序装置的配置，可能要透过反复的试验。设计师应该了解各个区块对整体系统效能的影响。

没有一套设计配置适合于所有应用，但具有协助工具可以更明确地进行时序装置。工程师在设计装置效能所应用的基本机制包含PLL参数、回路滤波器参数、分配区段、偏移控制。装置整体的噪声背景值对效能也有重大的影响。针对装置的概述，可参考Dean Banerjee(注：ISBN 0-9708207-1-2)所著的「PLL 效能、模拟、与设计，第四版」(PLLPerformance, Simulation, and Design Fourth Edition)。

设计师可以调整特定的参数，提高效能。请参考下方描述时序装置相位噪声的图八与图九，其回路滤波器从较宽的回路频宽（如图八）调整为较窄的回路频宽（如图九所示）。

如果尚未允许该讯号拾取宽带噪声源时，参考输入（图中显示为 TCXO曲线）一般在相位噪声中靠近其基础频率处会有非常陡的滚边。如果已拾取噪声，则可能噪声完全不会产生向下滚边。时序装置频率输出中的主要的噪声来自：1.参考输入

2.锁相回路（PLL）

3.电压控制振荡器（VCO） 4.分配区段

5.装置噪声背景值

装置中的PLL、VCO、与噪声背景值都会有「工作分工」；而他们主要的工作包含频率平移与噪声抑制。设定回路滤波器截止频率可决定何时VCO接管PLL的噪声衰减的工作。在非常大的偏移下的相位噪声值大部分由装置噪声背景值决定，一小部份由VCO决定。

在使用窄回路频宽设计配置下，如图九所示，VCO倾向主导总噪声效能。如果PLL在靠近载波处有优异的效能，则回路滤波器应该调整为远离载波，这样它可以在参考输入中过滤任何噪声。这是一个良好的配置，特别是如果VCO在很远的（可能是> 50 kHz）偏移下具有优异的相位噪声效能。

图八 具有宽的回路频宽之时序装置的相位噪声

图 九 具有窄的回路频宽之时序装置的相位噪声

高效能数据转换器中，反复的试验可决定频率时序装置配置的优劣。设计师如果对ADC讯号与噪声效能相关的问题具有相当的了解，并参考良好的协助设计工具，就可以达成完美的设计。表面上看来，在数据转换器设计中附属部分花时间进行化看似琐碎，但此举能令消费者感受到完美设计所带来「高分辨率」的差异。