参展申请:-2025深圳国际半导体展览会|展位

为了在系统级优化 PPA，可以定制每个芯片的组成技术，以地解决其各自的工作负载。在当今的单片 SoC设计中，可以对技术进行微调，以更好地服务于移动基线以外的各种应用，例如 HPC、AI和超低功耗使用。速度与功率效率之间的权衡范围是有限的。由芯片组成的系统可以灵活地修改远离基线的流程，以地满足每个分区的需求。例如，可以优化HPC 中的Zui大频率、AI以相同速度的每瓦性能以及超低功耗应用的每瓦性能。这种特定领域的技术优化使得创建Zui高效的计算系统成为可能。

图 7 展示了Zui先进的 2nm 技术的横截面，该技术具有纳米片设备和背面功率传输。在晶圆的正面，纳米片器件通过结构和 DTCO创新实现了出色的功率效率。BEOL 工艺和材料创新可将 RC 延迟减少 10%，并提供可使逻辑密度提高 3% 至 4%的设计规则。在晶圆的背面，与器件的直接接触可保持栅极密度并保持器件宽度的灵活性。背面的金属化可增强功率传输、降低 IR压降，并通过将正面布线专门用于信号路径来提高芯片密度和性能。

2025中国（深圳）国际半导体展览会

China (Shenzhen) int'l Circuitboard & Electronic assembly Show 2025

展会时间：2025年4月9日-11日

论坛时间：2025年4月9日-11日

展会地点：深圳国际博览中心